Embedded Passives: From Material Selection to Power Integrity, an Engineering Closed Loop
Embedding resistors and capacitors inside the multilayer stack is one of the few practical ways to push decoupling loop inductance below the nanohenry level. This article walks the engineering loop for embedded passives - resistor sheet-resistance selection, planar capacitor placement, lamination and imaging control, and the acceptance evidence chain - with actionable recommendations for engineering and purchasing teams.
當去耦電容距晶片焊球的距離以毫米計時，再低的 ESR 也救不了電源完整性。對高速數字與射頻模組而言，把電容從板面"搬進"板內，是把去耦迴路電感從 nH 級壓到亞 nH 級的少數可行路徑之一。埋入式無源元件（埋阻/埋容）並非新技術，但它在 AI 加速卡、光模組與射頻前端上的用量正在快速上升。本文從材料選型、層壓與圖形化、可靠度驗收三個環節梳理工程閉環。
一、埋阻：從方阻選型到鐳射調阻
商用埋阻材料以鎳磷、鎳鉻合金箔為主，提供 10 Ω/□、25 Ω/□、100 Ω/□、1 kΩ/□ 等標準方阻。選型邏輯很簡單：目標電阻除以可用方塊數，落在哪個規格區間就選哪個。未調阻的裸箔精度通常在 ±10% 以內；對增益設定、分壓網路這類敏感節點，可用鐳射調阻把精度收窄到 ±1%–±5%，但調阻視窗必須在設計階段宣告，否則工廠按未調阻交付。兩條設計紅線：埋阻層上方避免跨越強幹擾走線；功率型埋阻需要單獨核算散熱路徑，不能按普通走線處理。
二、埋容：平面電容密度與安放位置
常見商用埋容介質基於高 Dk 填充樹脂或薄陶瓷粉層，厚度多在 12–100 μm，平面電容密度大致落在 0.5–6 nF/cm² 區間，隨材料檔位差異很大。它的價值不在總容量——單靠平面電容完全替代 MLCC 通常不現實——而在位置：把 10–100 nF 級的分佈電容直接放在 BGA 焊球正下方或電源引腳底層，可將去耦迴路電感從分立電容的 0.5–1.5 nH 壓到 0.1 nH 以下，對 1 GHz 以上的電源阻抗諧峰抑制立竿見影。建議的做法是"平面埋容打底 + 表面少量 MLCC 收尾"，而不是全替代。
三、層壓與圖形化的三個製程要點
- 介質厚度控制。埋容介質層多為 12–100 μm 薄層，壓合流膠與填充均勻性直接決定容量偏差；同一拼板內有多處埋容時，應在工程評審階段確認層壓曲線與填充材料組合。
- 圖形化精度。埋阻按歐姆方塊計，蝕刻長度比就是電阻比，線寬精度直接影響阻值漂移——本站線寬精度 ±8 μm，配合設計預留的調阻視窗，典型埋阻的阻值波動可控制在 1% 量級。
- 與常規內層的相容性。埋阻/埋容薄材與標準 FR-4 半固化片的 CTE 與流變特性不同，混壓時層偏與翹曲風險高於常規疊構；對 44 層以內的背板類疊構，建議把埋入層安排在應力對稱位置，並做首件切片確認。
四、可靠度與驗收
埋入元件無法目檢，驗收必須依賴三類證據：首件切片（確認介質厚度與圖形對位）、溼熱偏置試驗後的阻容漂移記錄（判斷介面分層與離子遷移風險）、以及耐壓測試（薄介質層的絕緣間隙要按介質實際厚度核算爬電，不能沿用表層規則）。採購側建議把這三項寫進打樣驗收清單，而不是等量產出問題再補證據。
五、給工程與採購的三條執行建議
- 先把收益算清：只有當去耦位置帶來的電源完整性收益大於材料與製程溢價時才值得上埋容，純小型化訴求可先評估 HDI 密集擺放 MLCC 的方案。
- 埋阻規格書裡寫明方阻規格、調阻精度與調阻視窗，避免"按圖紙阻值"與"按材料規格"兩套口徑。
- 打樣即索取切片與溼熱資料，把埋入層的驗收證據鏈前置到試產階段。
埋入式無源元件的工程閉環，核心是把"選型—層壓—圖形化—驗收"四個環節的資料對齊。AIPCB.cc 支援 1–44 層高多層板製造，最大加工尺寸 610×1100 mm，線寬精度 ±8 μm，常規阻抗公差 ±10%、指定網路可收緊至 ±8%，24 小時急件打樣。如需埋阻/埋容疊構評審或打樣驗收清單模板，歡迎聯絡 info@ipcba.com.cn 或 +86 138 2310 9230。
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